午方 AI 梳理数据显示，分析师 Damnang 于 6 月 22 日披露，新发布的 JEDEC SPHBM4 标准核心在于重构 HBM 与 GPU 的连接架构，而非单纯追求 DRAM 性能提升或成本缩减。传统 HBM4 依赖硅中介层进行高密度信号传输，而 SPHBM4 通过减少引脚数量至 512 个并采用 4:1 串行连接，实现单引脚速度四倍提升，从而绕过硅中介层直接与有机封装基板相连。这一技术路径的转变，旨在解决 AI 加速器生产中硅中介层和 CoWoS 技术的产能瓶颈。

分析指出，在高端 AI 加速器中，HBM 占据近一半的硅中介层面积。若采用 SPHBM4 技术去除该部分占用，每块晶圆理论上可支持的封装数量将增加 1.5 到 2 倍。尽管该技术可能节省 22% 到 40% 的封装成本，但其核心价值在于消除生产瓶颈以提升 GPU 和 ASIC 的整体产量，而非显著降低单个芯片成本。短期内，TSMC 的 CoWoS 产能可能重新分配，NVIDIA 或成为主要受益者；长期来看，云服务提供商开发的 ASIC 将因减少对大面积硅中介层的依赖而获得更高的设计与生产灵活性。

随着技术发展重心从基板和硅中介层转移至基片的高速逻辑设计，PHY、SerDes 及纠错机制的重要性日益凸显。未来 HBM 领域的竞争焦点或将转向底层逻辑设计的优化能力。在企业格局方面，三星凭借垂直整合优势占据有利地位，SK 海力士和美光则更多依赖 TSMC 的先进制程，而英特尔凭借 EMIB 技术亦成为潜在变量。目前 SPHBM4 仍处于标准发布阶段，市场需关注存储厂商的产品落地进度、云服务提供商的 ASIC 集成计划以及 JEDEC 后续的技术细节披露。