午方 AI 梳理數據顯示，分析師 Damnang 於 6 月 22 日披露，新發布的 JEDEC SPHBM4 標準核心在於重構 HBM 與 GPU 的連接架構，而非單純追求 DRAM 性能提升或成本縮減。傳統 HBM4 依賴硅中介層進行高密度信號傳輸，而 SPHBM4 通過減少引腳數量至 512 個並採用 4:1 串行連接，實現單引腳速度四倍提升，從而繞過硅中介層直接與有機封裝基板相連。這一技術路徑的轉變，旨在解決 AI 加速器生產中硅中介層和 CoWoS 技術的產能瓶頸。

分析指出，在高端 AI 加速器中，HBM 佔據近一半的硅中介層面積。若採用 SPHBM4 技術去除該部分佔用，每塊晶圓理論上可支持的封裝數量將增加 1.5 到 2 倍。儘管該技術可能節省 22% 到 40% 的封裝成本，但其核心價值在於消除生產瓶頸以提升 GPU 和 ASIC 的整體產量，而非顯著降低單個芯片成本。短期內，TSMC 的 CoWoS 產能可能重新分配，NVIDIA 或成爲主要受益者；長期來看，雲服務提供商開發的 ASIC 將因減少對大面積硅中介層的依賴而獲得更高的設計與生產靈活性。

隨着技術發展重心從基板和硅中介層轉移至基片的高速邏輯設計，PHY、SerDes 及糾錯機制的重要性日益凸顯。未來 HBM 領域的競爭焦點或將轉向底層邏輯設計的優化能力。在企業格局方面，三星憑藉垂直整合優勢佔據有利地位，SK 海力士和美光則更多依賴 TSMC 的先進製程，而英特爾憑藉 EMIB 技術亦成爲潛在變量。目前 SPHBM4 仍處於標準發佈階段，市場需關注存儲廠商的產品落地進度、雲服務提供商的 ASIC 集成計劃以及 JEDEC 後續的技術細節披露。