日月光 AMD Venice 2027 量产，力成 4 亿美元星厂获准

据 Woofun AI 消息，面板级封装（PLP）技术正经历从实验室验证向实质资本投入的关键转折，日月光与 针对次世代 Venice CPU 的合作项目成为行业焦点。这标志著先进封装领域的竞争格局正在重塑，传统晶圆封装的效率瓶颈促使产业链寻求更大面积、更高产出的解决方案。日月光作为封测龙头，已明确展示其为 AMD 打造的 PLP 方案，并锁定 2027 年第一季实现初期量产，这一时间节点不仅体现了技术成熟度的突破，更反映了市场对 AI 算力基础设施升级的迫切需求。随著台积电、日月光及力成等巨头相继布局，PLP 已不再仅是技术概念，而是成为决定未来晶片供应链话语权的核心变量。

这种从"圆"到"方"的载体变革，正在引发一场涉及材料、设备与制程的全面产业重组。值得注意的是，此次投资浪潮并非单一企业的孤立行动，而是整个半导体生态系对 AI 晶片复杂度提升的集体回应，从设计端到封测端的协同效应日益显著，预示著 2027 至 2028 年将是 PLP 技术落地的关键窗口期。

面板级封装（PLP）的核心逻辑在于利用方形面板替代传统圆形晶圆，以解决材料利用率低下的结构性痛点。传统先进封装多采用 300 mm 圆形晶圆作为载板，但在排放方形晶片或中介层时，圆形边缘必然产生闲置空间与材料损耗，这在单位成本高昂的先进制程中尤为致命。PLP 通过采用大型方形面板，单批次可处理的封装数量显著增加，材料利用率大幅提升，并透过规模经济效应降低单位封装成本。随著 AI 加速器与高速网通晶片对封装面积、讯号传输效率及散热性能的要求不断攀升，PLP 被视为突破现有封装物理极限的重要方向。台积电已明确表态，下一代封装竞争将从目前的 CoWoS 逐步转向面板级的 CoPoS，并已著手建立相应的供应链生态系。

然而，PLP 的商业化进程仍面临严峻挑战，包括大面积面板的翘曲控制、制程均匀性维持、精密对位精度以及良率提升等技术难题。这些挑战决定了 PLP 从实验室走向量产的曲线并非线性，而是需要材料科学、设备制造与制程工艺的多重突破。

从结构上看，PLP 的优势在于其能够容纳更大尺寸的中介层，从而减少晶片间互连距离，提升讯号完整性，这对于多晶片模组（MCM）架构至关重要。但同时，大面积面板的热应力管理也成为新的技术壁垒，任何微小的翘曲都可能导致互连失效，这要求基板材料具有极高的尺寸稳定性与热膨胀匹配性。

日月光与 AMD 的 Venice 项目是 PLP 技术落地的先行示范，其细节揭示了初期量产的具体路径。根据 SemiAnalysis 的分析，日月光及其子公司硅品已与 AMD 深度合作，在 Venice CPU 上导入第二代扇出型嵌入式桥接（FOEB）技术。初期量产目标定于 2027 年第一季，地点推测位于日月光的高雄厂区，但初期规模可能有限，主要用于验证制程稳定性与良率爬坡。从数据层面来看，以 310 × 310 mm 的面板尺寸计算，扣除边缘损耗后可容纳 25 个 Venice 中介层，而传统 300 mm 圆形载板仅能容纳 22 个，总封装数量约增加 14%。

Venice 的中介层尺寸为 2.7 倍光罩尺寸，SemiAnalysis 将此增幅定位为面板级中介层的"技术起点"，意味著当前 PLP 的优势尚未完全释放。更深层的变量在于，随著中介层尺寸的进一步扩大，PLP 的产出效率优势将呈指数级增长。例如，当中介层尺寸达到 9.5 倍光罩时，每片面板可产出 9 个，而晶圆仅能产出 4 个，产出差距拉大到约 2.25 倍。这表明 PLP 的真正价值在于处理超大尺寸中介层，而非仅限于当前的小型应用。